在前兩篇文章中已經在模擬環境中建立ΔΣADC，本篇將比較調製器在實際180nm製程與模擬結果上的差異，與解釋實際電路的量測結果。 上一篇 : 2nd CIFF ΔΣADC模擬與實作(中) 上上篇 : 2nd CIFF ΔΣADC模擬與實作(上) 1.Schematic 在前兩篇文章中已經探討2nd CIFF ΔΣADC的電路架構，筆者將理想電路轉換成實際180nm製程並下線，電路上較...

本文將繼續上篇模擬的理想2nd CIFF ΔΣADC，搭建Sinc Filter與FIR Filter，來達成Decimation與濾波，最後觀察輸出訊號的時域與頻域表現。 上一篇 : 2nd CIFF ΔΣADC模擬與實作(上) 下一篇 : 2nd CIFF ΔΣADC模擬與實作(下) 1.Sinc Filter Sinc filter的頻率響應與Sinc函數相同，由主瓣與旁瓣組成...

本文於 Virtuoso 環境中，使用 Verilog-A 理想元件建構二階前饋式積分器級聯（CIFF, Cascade of Integrators with Feedforward）ΔΣ ADC，並對調變器及其後端 Sinc3 與 FIR 濾波器進行模擬分析。 架構是依據論文 “Wideband Low-Distortion Delta-Sigma ADC Topology” 所提出之...

本PLL計算軟體由作者開發，能夠再給定規格下計算環路濾波器參數，並且能透過輸出的Phase noise來計算RMS jitter與damping factor等參數。 Download PLL_Calculator_V1.2 Github Release Page 1.Overview 本軟體為一套 PLL（Phase-Locked Loop）分析與設計工具，用於評估鎖相迴路的頻率響...

Raceresult 是一家專注於 RFID 計時系統的廠商，提供高頻 RFID 技術的計時解決方案，廣泛應用於馬拉松與自行車等賽事。實際運作時，會在賽道上鋪設內建天線的感測地墊，用以讀取選手身上的 RFID 晶片，並將資訊即時記錄至系統中，最終可在賽事結束後提取每位選手在終點及各檢查點的通過時間。 5000s 系列是 Raceresult 推出的高頻 RFID 計時器，用於馬拉松、自...

想模擬PLL的頻率響應時，會遇到PFD,CP,LPF,VCO,Divider電路難以建立實際模型的問題， 這篇文章使用替代元件，把Phase domain元件取代成V與I Domain元件，來模擬PLL頻率響應，可以直接透過Hspice或是Spectre完成對PLL的頻率響應模擬。 1.PLL Modeling 首先對Charge pump PLL進行建模，迴路包含PFD, CP, LP...

在Fractional PLL電路中會需要使用 ΔΣ Modulator(DSM)來調製分數除數，本文將會使用Verilog-A實作一個MASH1-1-1架構的DSM，可以直接執行在Hspice或是Spectre環境上加速類比驗證，並簡單描述其運作原理。 1.First Order ΔΣ Modulator 基本的一階DSM可以表示成底下的方塊圖，主要由離散積分器與量化器構成，將量化後的...