2nd CIFF ΔΣADC模擬與實作(上)
本文於 Virtuoso 環境中，使用 Verilog-A 理想元件建構二階前饋式積分器級聯（CIFF, Cascade of Integrators with Feedforward）ΔΣ ADC，並對調變器及其後端 Sinc3 與 FIR 濾波器進行模擬分析。
架構是依據論文 “Wideband Low-Distortion Delta-Sigma ADC Topology” 所提出之二階 CIFF 架構實現。CIFF 架構透過前饋路徑將輸入訊號直接傳送至量化器，使環路濾波器主要處理量化雜訊，從而有效降低積分器內部訊號擺幅，進一步減少諧波失真。模擬結果顯示，在理想條件下，本 ADC 可達到約 18-bit 的ENOB。
1.Modulator architecture
2rd CIFF架構使用了兩個積分器與兩條前饋通路進行加總後，將訊號輸入至量化器進行量化，量化結果在透過負回授輸入加法器形成迴路。 兩路前饋通路上的積分器只處理量化雜訊e，並使 x1 與 x2 路徑上沒有任何輸入訊號 u，減小積分器輸出振幅壓力，故此架構適合用於類比數位轉換器上。
利用梅森法則(Mason rule)來獲取各個節點上的轉移函式，而經過計算後可得 x1 節點轉移函式
\[\Large x_1 = u \cdot \underbrace{0}_{\text{STF}} + e \cdot \underbrace{\frac{-(1 - z^{-1})}{z}}_{\text{NTF}}\]同樣計算 x2 節點轉移函式
\[\Large x_2 = u \cdot \underbrace{0}_{\text{STF}} + e \cdot \underbrace{-z^{-2}}_{\text{NTF}}\]可以看到積分器輸出只處理NTF，並不處理輸入訊號STF。
而輸出端轉移函式
\[\Large v = u \cdot \underbrace{1}_{\text{STF}} + e \cdot \underbrace{(1 - z^{-1})^2}_{\text{NTF}}\]看到輸出v包含了經量化的原始訊號u，與二階雜訊整形(1-z^-1)^2。
2.Schematic
把上述的方塊圖用實際的SC Integrator,Differential OP-AMP, Adder, Quantizer實現後，構成實際電路，這些電路的Transistor level設計可以參考Razavi的AIC。
論文中的電路是以單端形式表示，然而實際電路為了降低單端電路操作所帶來的負面影響，通常採用差動架構實現。
雖然在理想行為層級的模擬中，差動與單端架構之間並無顯著差異，為了更貼近實際電路的運作情形，本文仍建立了差動版本的二階 CIFF ΔΣ ADC 電路進行分析與驗證。
值得注意的是，原始論文中使用的量化器是多位元量化器，其量化雜訊並不會有Fullscale輸出，意味著兩個積分器輸出yi1與yi2節點不具有振幅太大產生的過載問題，但缺點是需要加上額外的DAC把n bit量化後的訊號轉回類比電壓，回授給輸入加法器。
但筆者這邊使用了單比特量化器(比較器)，輸出的量化雜訊最高會達到Fullscale(即比較器的電源電壓)，可能會使兩個積分器過載，故筆者在這邊把第一級積分器的增益縮小7倍，使量化雜訊在第一級積分器不要有太大的振幅輸出。
整體的電容比值設計為
\[\Large C_1 = C_3 = C_5 = 100\,\mathrm{fF}\] \[\Large \frac{C_1}{C_2} = \frac{1}{7} , C_3 = C_4\]3.Modulator Simulation
在模擬軟體中建立相關採樣的輸入參數，回顧相關採樣公式
\[\Large \frac{Fin}{Fs} = \frac{M}{N}\]選擇參數Fs,M,N後，可以計算出輸入頻率Fin約為17kHz，並輸入-3dBFS的訊號大小(滿刻度為1V,輸入振幅為707mV)。
- Fs : 20M [Hz]
- M : 7 [Cycle]
- N : 8192 [FFT Bin]
- Fin : ~17k [Hz]
- Vin : -3 [dBFS]
觀察輸出波形，黃色實線是正端的輸入訊號，藍色實線是調製器的輸出，可以看到當輸入訊號較高時，調製器輸出序列多為1，而較低時輸出多為0，此bit序列即為上述方塊圖中的輸出v，其中包含了輸入訊號u的資訊與高頻量化雜訊。
Note: 繪製Spectrum的時候需滿足相關取樣，並使用Blackman window最小化頻譜洩漏，尤其是ΔΣ這種Noise shaping ADC更需注意。
若對輸出的序列做傅立葉變換後，得到由紅色實線所組成的頻譜，看到在17kHz附近有輸入的訊號能量，而往高頻則有noise shaping形成的+40dB/dec量化雜訊，會對其設計濾波器進一步濾除，此階段驗證了調製器的運作。