https://bensonta1.github.io/This site shares the articles about analog IC design and shared some personal thoughts.. 2026-05-13T04:08:19+00:00 Benson Tai https://bensonta1.github.io/ Jekyll © 2026 Benson Tai /assets/img/favicons/favicon.ico /assets/img/favicons/favicon-96x96.png 2026-05-10T14:00:00+00:00 2026-05-10T14:00:00+00:00 https://bensonta1.github.io/posts/DS_ADC3/ Benson Tai

在前兩篇文章中已經在模擬環境中建立ΔΣADC，本篇將比較調製器在實際180nm製程與模擬結果上的差異，與解釋實際電路的量測結果。 上一篇 : 2nd CIFF ΔΣADC模擬與實作(中) 上上篇 : 2nd CIFF ΔΣADC模擬與實作(上) 1.Schematic 在前兩篇文章中已經探討2nd CIFF ΔΣADC的電路架構，筆者將理想電路轉換成實際180nm製程並下線，電路上較複雜的大概是開關電容積分器的OTA，本文章主要探討ΔΣADC的性能，故並不會深入討論OTA設計，OTA與比較器的設計內容可以參考Razavi的AIC。 OTA架構筆者使用共模回授的Folded cascode OTA，其具有一個共模回授迴路以確保輸出的共模電壓，另外還需要對該迴路進行頻路補償，確保穩定性。 比較器的選用上使用strong arm comparator，基本上以穩定作為考量，...

2026-05-07T14:00:00+00:00 2026-05-13T04:07:40+00:00 https://bensonta1.github.io/posts/DS_ADC2/ Benson Tai

本文將繼續上篇模擬的理想2nd CIFF ΔΣADC，搭建Sinc Filter與FIR Filter，來達成Decimation與濾波，最後觀察輸出訊號的時域與頻域表現。 上一篇 : 2nd CIFF ΔΣADC模擬與實作(上) 下一篇 : 2nd CIFF ΔΣADC模擬與實作(下) 1.Sinc Filter Sinc filter的頻率響應與Sinc函數相同，由主瓣與旁瓣組成，瓣與瓣之間的notch不具任何增益，由於ΔΣADC在高頻區域具有高能量的量化雜訊，可以透過Sinc filter先初步對量化雜訊進行濾波。 由於傅立葉變換具有對偶性（duality），因此 Sinc filter 在時域的結構，其實對應到頻域中的矩形響應（rectangular response）；反過來說，理想低通濾波器在頻率域的「磚牆型（brick-wall）」響應，在時間域則對應到 Si...

2026-05-06T14:00:00+00:00 2026-05-13T04:07:40+00:00 https://bensonta1.github.io/posts/DS_ADC1/ Benson Tai

本文於 Virtuoso 環境中，使用 Verilog-A 理想元件建構二階前饋式積分器級聯（CIFF, Cascade of Integrators with Feedforward）ΔΣ ADC，並對調變器及其後端 Sinc3 與 FIR 濾波器進行模擬分析。 架構是依據論文 “Wideband Low-Distortion Delta-Sigma ADC Topology” 所提出之二階 CIFF 架構實現。CIFF 架構透過前饋路徑將輸入訊號直接傳送至量化器，使環路濾波器主要處理量化雜訊，從而有效降低積分器內部訊號擺幅，進一步減少諧波失真。模擬結果顯示，在理想條件下，本 ADC 可達到約 18-bit 的ENOB。 下一篇 : 2nd CIFF ΔΣADC模擬與實作(中) 下下篇 : 2nd CIFF ΔΣADC模擬與實作(下) 1.Modulator archite...

2026-03-28T12:00:00+00:00 2026-05-08T09:09:42+00:00 https://bensonta1.github.io/posts/PLL_calculator_V1.2/ Benson Tai

本PLL計算軟體由作者開發，能夠再給定規格下計算環路濾波器參數，並且能透過輸出的Phase noise來計算RMS jitter與damping factor等參數。 Download PLL_Calculator_V1.2 Github Release Page 1.Overview 本軟體為一套 PLL（Phase-Locked Loop）分析與設計工具，用於評估鎖相迴路的頻率響應、穩定性與雜訊表現。使用者只需輸入系統參數，即可自動計算並視覺化： 開迴路（Open-loop）Bode Plot, 閉迴路（Closed-loop）頻率響應, VCO 傳遞函數與相位雜訊, PLL 輸出相位雜訊分佈, 輸出表現（Phase Margin、Bandwidth、Jitter 等） 此外，系統提供 Loop Filter 自動設計與手動輸入功能，支援不同階數（1st / 2nd ...

2026-03-01T12:00:00+00:00 2026-05-08T09:09:42+00:00 https://bensonta1.github.io/posts/Opentimer/ Benson Tai

Raceresult 是一家專注於 RFID 計時系統的廠商，提供高頻 RFID 技術的計時解決方案，廣泛應用於馬拉松與自行車等賽事。實際運作時，會在賽道上鋪設內建天線的感測地墊，用以讀取選手身上的 RFID 晶片，並將資訊即時記錄至系統中，最終可在賽事結束後提取每位選手在終點及各檢查點的通過時間。 5000s 系列是 Raceresult 推出的高頻 RFID 計時器，用於馬拉松、自行車賽等運動賽事，用來精準紀錄選手通過各檢查點與終點的時間。 基本上，5000s 系列的計時器原本只能搭配 Raceresult 原廠的 RFID 標籤使用，但原廠標籤成本高且為一次性產品。為了降低使用成本，我們與合作夥伴共同開發了 5000s 系列的改機板，讓使用者能讀取第三方標籤。 我們重新設計了硬體，使其兼容原有 5000s 機身，並利用產品內建的樹莓派執行新開發的軟體，實現對任何副廠標...