2nd CIFF ΔΣADC模擬與實作(下)
在前兩篇文章中已經在模擬環境中建立ΔΣADC，本篇將比較調製器在實際180nm製程與模擬結果上的差異，與解釋實際電路的量測結果。
1.Schematic
在前兩篇文章中已經探討2nd CIFF ΔΣADC的電路架構，筆者將理想電路轉換成實際180nm製程並下線，電路上較複雜的大概是開關電容積分器的OTA，本文章主要探討ΔΣADC的性能，故並不會深入討論OTA設計，OTA與比較器的設計內容可以參考Razavi的AIC。
OTA架構筆者使用共模回授的Folded cascode OTA，其具有一個共模回授迴路以確保輸出的共模電壓，另外還需要對該迴路進行頻路補償，確保穩定性。
比較器的選用上使用strong arm comparator，基本上以穩定作為考量，10MHz的操作速度在該架構上可以穩定運行。
2.Floor plan
layout後的布局長相基本與schematic一致，積分器、加法器、比較器的位置幾乎沒有改變。
3.Measurement
筆者只有對ΔΣ調製器進行量測，在晶片上並沒有實現CIC filter與FIR filter，所以嚴格意義上不算是ΔΣADC，但仍然還是可以透過SNDR計算調製器的表現，SNDR的積分範圍為0到300kHz，頻譜中300kHz以上的功率設定為0，操作上可以理解成對輸出頻譜接上理想的低通濾波器。
實際電路量測上需要頻譜分析儀與訊號產生器，把訊號產生器接到調製器的輸入，並且把調製器輸出的1bit序列接到頻譜上，在頻譜上就可以觀察到調製器輸出的noise shaping與輸入訊號。
由於頻譜的解析度與訊號產生器的實際考量，筆者將測試輸入的頻率設定為100kHz，與先前模擬使用的17kHz不同。
這邊介紹SNDR(Signal-to-Noise and Distortion ratio)，可以理解為訊號功率與雜訊+諧波失真功率的比值，由於ADC在高輸入振幅下會產生諧波失真，在計算性能表現時需要將頻帶內ADC的內部雜訊與所有失真項加總後評斷。
\[\text{SNDR (dB)} = 10 \log_{10} \left( \frac{P_{\text{signal}}}{P_{\text{noise}} + P_{\text{distortion}}} \right)\]調整訊號產生器輸出振幅，使調製器輸入不同電壓大小，觀察頻譜輸出變化。當輸入振幅逐漸增大，除了本身的100kHz功率加大以外，當振幅大到約800mVpp(-7dBFS)時，高階諧波失真產生，大幅度的降低SNDR，若加大到1600mVpp(-1dBFS)後，產生嚴重的諧波失真。
4.Dynamic range
上圖的頻譜較無法提供具體參數，計算不同輸入振幅下的SNDR並與輸入振幅相比可以獲得動態範圍。比較ΔΣ調製器於Ideal, Pre-sim, Measurenent三者的動態範圍差異，最後將其繪製出來。
Pre-simulation 結果相較於理想模型略差，但在較高輸入振幅下仍未觀察到明顯失真。然而在實際量測中可以發現，當輸入振幅大於 −8 dBFS 時，ΔΣ 調變器的 SNDR 開始隨輸入幅度上升而逐漸下降，顯示非線性失真逐步變得顯著。
當輸入達到 0 dBFS 時，系統出現最大諧波失真，此時 SNDR 降至 21 dB。整體而言，最佳動態表現出現在 −8 dBFS 附近，其 SNDR 約為 36 dB，亦為系統可達到的最高動態範圍。
本文完成了二階 CIFF ΔΣ ADC 從理想建模、pre-sim 到晶片量測的完整驗證流程，結果顯示在理想與模擬階段系統可達約 18-bit ENOB，但在實際量測中受到類比非理想效應影響，當輸入超過 −8 dBFS 後 SNDR 開始明顯下降，最佳動態範圍約出現在 −8 dBFS（約 36 dB SNDR），而 full-scale 時降至約 21 dB，反映出實體電路中失真與雜訊對性能的限制。